Difference between revisions of "Simulering av VHDL"

m (Starte Questa Sim)
 
(11 intermediate revisions by 2 users not shown)
Line 11: Line 11:
 
Et VHDL program består i hovedsak av ENTITY, som definerer tilkobling mellom programmet og omverden, og ARCHITECTURE, som definerer programmets funksjon. Den komplette VHDL-koden for eksempel 1 vist nederst på denne siden.Mentor Graphics har utviklet programvare (Modelsim//Questa) som gjør det mulig å beskrivem, simulere og feilsøke VHDL-kode. Fremgangsmåten for skriving, kompilering og simulering av VHDL-kode finner du under.
 
Et VHDL program består i hovedsak av ENTITY, som definerer tilkobling mellom programmet og omverden, og ARCHITECTURE, som definerer programmets funksjon. Den komplette VHDL-koden for eksempel 1 vist nederst på denne siden.Mentor Graphics har utviklet programvare (Modelsim//Questa) som gjør det mulig å beskrivem, simulere og feilsøke VHDL-kode. Fremgangsmåten for skriving, kompilering og simulering av VHDL-kode finner du under.
  
==Starte Questa==
+
==Starte Questa Sim==
Første gang man skal arbeide med Mentor Graphics verktøy skriv følgende kommando i et terminalvindu og start deretter et nytt skall.
+
Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.
  
<pre>
+
ssh -X mikroserver4
ssh -X mikroserver1
+
export LM_LICENSE_FILE=1717@lisensserver
/prog/design_kits/micro.init.csh
+
source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh
eller
+
vsim
/prog/design_kits/micro.init.bash
 
</pre>
 
 
 
Senere skriver man følgende i et teminalvindu:
 
 
 
<pre>
 
ssh -X mikroserver1
 
mentor
 
questa
 
</pre>
 
 
 
kommandoen (aliaset) mentor sørger for velge riktige stier og miljøvariable.
 
  
 
==Lage et nytt prosjekt==
 
==Lage et nytt prosjekt==
Line 44: Line 32:
  
 
Velg et fornuftig navn og katalog. Man kan gjerne ha flere uavhengige vhdl-filer i et prosjekt.
 
Velg et fornuftig navn og katalog. Man kan gjerne ha flere uavhengige vhdl-filer i et prosjekt.
 +
Det er en fordel å ha en hovedkatalog til vhdl prosjektene og en underkatalog for prosjektet fex /home/bruker/vhdl_prosjekt/sr_latch
  
 
==Skriving av VHDL kode==
 
==Skriving av VHDL kode==
  
En ny VHDL kode (et design beskrevet med VHDL kode) påbegynnes med å starte emacs eller den innebygde teksteditoren i Questa. Det fine med emacs er at man kan velge VHDL-modus. Dette gjøres med å skrive ''M-x vhdl-mode'' (M står for ''Meta'' og er vanligvis definert som esc-knappen). I emacs har en menyer med alle valg oppe langs kanten som i andre teksteditorer, men programmet skiller seg litt ut med kommandolinjen nederst i vinduet. Når en f. eks. skal lagre filen en har skrevet blir denne kommandolinjen aktiv og en skriver inn sti og filnavn der. Når man lagrer er ikke navnet på kodefilen viktig, men det er fornuftig å kalle den det samme som ENTITY-delen, med ''.vhdl'' som "etternavn" (f. eks. sr_latch.vhdl).
+
En ny VHDL kode (et design beskrevet med VHDL kode) påbegynnes med å starte emacs i terminal vinduet eller ved å bruke den innebygde teksteditoren i Questa ved å velge Create New File.  
 +
 
 +
Det fine med emacs er at man kan velge VHDL-modus. Dette gjøres med å skrive ''M-x vhdl-mode'' (M står for ''Meta'' og er vanligvis definert som esc-knappen). I emacs har en menyer med alle valg oppe langs kanten som i andre teksteditorer, men programmet skiller seg litt ut med kommandolinjen nederst i vinduet. Når en f. eks. skal lagre filen en har skrevet blir denne kommandolinjen aktiv og en skriver inn sti og filnavn der. Når man lagrer er ikke navnet på kodefilen viktig, men det er fornuftig å kalle den det samme som ENTITY-delen, med ''.vhdl'' som "etternavn" (f. eks. sr_latch.vhdl).
  
 
==Kompilering av VHDL kode==
 
==Kompilering av VHDL kode==
  
Simuleringsverktøyet for VHDL (og verilog) heter Questa, og startes med kommandoen
+
Koden kompileres med
 
 
<pre>
 
vsim &
 
</pre>
 
 
 
Før man kan kompilere koden må man sette mappen man ønsker at biblioteket av de kompilerte kodene skal ligge. Dette kan gjøres med:
 
 
 
<pre>
 
vlib work
 
</pre>
 
 
 
Mappen work blir da bibliotekmappen.
 
 
 
Kommandoen (aliaset) ''mentor'' sørger for velge riktige stier og miljøvariable.
 
 
 
Når dette er gjort kompileres koden ved
 
  
 
<pre>
 
<pre>
Line 73: Line 48:
 
</pre>
 
</pre>
  
Hvis det er feil i koden vil disse listes opp. Feilmeldingen har en henvisning til linjenummer, som kan brukes til å lokalisere feilen i teksteditoren.
+
Hvis det er feil i koden vil det komme en melding i kommando vinduet. Dobbeltklikker du på feilen vil du få opp en liste over kompileringsprosessen og alle feilene. Dobbeltklikker du så på linjen som angir en feil så vises den respektive linjen i editoren.
  
 
Merk at navnet til det kompilerte designet blir skrevet med små bokstaver, selv om du har brukt store bokstaver i ENTITY- eller ARCHITECTURE-navnet. Det kompilerte designet blir liggende i work-katalogen.
 
Merk at navnet til det kompilerte designet blir skrevet med små bokstaver, selv om du har brukt store bokstaver i ENTITY- eller ARCHITECTURE-navnet. Det kompilerte designet blir liggende i work-katalogen.
Line 82: Line 57:
  
 
<pre>
 
<pre>
vsim &
+
vsim
 
</pre>
 
</pre>
 +
 +
Nå dukker det opp en rute der du skal velge hva som skal simuleres, utvid work og velg vhdl filen. Eventuellt kan du skrive vsim work.sr_latch i kommandovinduet
  
 
Questa bruker et standard X-basert vindusoppsett, og er derfor noen forskjellig fra de andre Mentor-programmene. Når du starter simulatoren åpnes det et vindu som vist i figur 1. Begynn med å åpne diverse vinduer:
 
Questa bruker et standard X-basert vindusoppsett, og er derfor noen forskjellig fra de andre Mentor-programmene. Når du starter simulatoren åpnes det et vindu som vist i figur 1. Begynn med å åpne diverse vinduer:
  
* View > Source
+
* View > Wave
  
* View > Signals
+
* View > Objects
 +
 
 +
* View > Locals
  
 
Man kan også gi kommandoer i Questa-vinduet. F.eks.
 
Man kan også gi kommandoer i Questa-vinduet. F.eks.
Line 96: Line 75:
 
Wave *
 
Wave *
 
</pre>
 
</pre>
 +
 +
Dra de signalene du vil se på i wave vinduet fra object vinduet.
  
 
Signalverdier settes med kommandoen 'force' eller med
 
Signalverdier settes med kommandoen 'force' eller med
Line 143: Line 124:
 
===Signaler og variable===
 
===Signaler og variable===
  
Simuler VHDL-koden i eksempel 6.3 i kompendiet. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje.
+
Simuler VHDL-koden under. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje. Simulere med optimaliseringsopsjon "-voptargs=+acc" for å kunne se variablene i wave-vinduet:
  
Bruk View > Variables for å kikke på innholdet i variablene. Forklar endringene i signaler og variable.
+
vsim -voptargs=+acc sign_var
 +
 
 +
Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable. Hva er forskjellen som funksjon av tid/delta-tid?
  
 
<pre>
 
<pre>
Line 152: Line 135:
  
 
ENTITY sign_var IS
 
ENTITY sign_var IS
PORT (CLK : IN std_logic);
+
  PORT (clk : IN std_logic);
 
END sign_var;
 
END sign_var;
  
Line 163: Line 146:
  
 
begin  --  difference
 
begin  --  difference
process
+
p_test: process
variable A: bit := '0';
+
  variable A: bit := '0';
variable B: bit := '1';
+
  variable B: bit := '1';
begin
+
  begin
wait until rising_edge(clk);
+
    wait until rising_edge(clk);
A := B;
+
    A := B;
B := A;
+
    B := A;
SA <= SB after 5 ns;
+
    SA <= SB after 5 ns;
SB <= SA after 5 ns;
+
    SB <= SA after 5 ns;
end process;
+
  end process p_test;
END architecture difference;
+
end architecture difference;
 
</pre>
 
</pre>
 
[[Category:Mikroelektronikk]]
 

Latest revision as of 23:06, 4 February 2021

Konstruksjon og simulering av VHDL-kode med Modelsim/Questa

Innledning

Hensikten med denne oppgaven er å få et lite innblikk i bruk av høynivåspråk for simulering og uttesting av kretsløsninger. I denne oppgaven skal vi bruker VHDL (Very high speed integrated circuit Hardware Description Language), som er spesielt utviklet for elektronikk. VHDL er definert slik at det passer i en mengde sammenhenger, og er det vil derfor være uoverkommelig å gå inn på detaljer i denne oppgaven. Vi skal ta for oss noen eksempler:

  • Eksempel 1: Signalflyt i en SR-lås
  • Eksempel 2: Signaler og variable

Et VHDL program består i hovedsak av ENTITY, som definerer tilkobling mellom programmet og omverden, og ARCHITECTURE, som definerer programmets funksjon. Den komplette VHDL-koden for eksempel 1 vist nederst på denne siden.Mentor Graphics har utviklet programvare (Modelsim//Questa) som gjør det mulig å beskrivem, simulere og feilsøke VHDL-kode. Fremgangsmåten for skriving, kompilering og simulering av VHDL-kode finner du under.

Starte Questa Sim

Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.

ssh -X mikroserver4
export LM_LICENSE_FILE=1717@lisensserver
source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh
vsim

Lage et nytt prosjekt

I den følgende teksten er det vist hvordan man kan utføre kompilering, etc. på kommandolinjen. Dette kan enten gjøres i fra X terminalvinduet, eller fra kommandolinjen i Questa. Hvis man velger å bruke Questa-miljøet er de fleste prosedyrer/kommandoer tilgjengelige under menyen.

Start et nytt prosjekt med

File > New > Project

Questa new project.png

Velg et fornuftig navn og katalog. Man kan gjerne ha flere uavhengige vhdl-filer i et prosjekt. Det er en fordel å ha en hovedkatalog til vhdl prosjektene og en underkatalog for prosjektet fex /home/bruker/vhdl_prosjekt/sr_latch

Skriving av VHDL kode

En ny VHDL kode (et design beskrevet med VHDL kode) påbegynnes med å starte emacs i terminal vinduet eller ved å bruke den innebygde teksteditoren i Questa ved å velge Create New File.

Det fine med emacs er at man kan velge VHDL-modus. Dette gjøres med å skrive M-x vhdl-mode (M står for Meta og er vanligvis definert som esc-knappen). I emacs har en menyer med alle valg oppe langs kanten som i andre teksteditorer, men programmet skiller seg litt ut med kommandolinjen nederst i vinduet. Når en f. eks. skal lagre filen en har skrevet blir denne kommandolinjen aktiv og en skriver inn sti og filnavn der. Når man lagrer er ikke navnet på kodefilen viktig, men det er fornuftig å kalle den det samme som ENTITY-delen, med .vhdl som "etternavn" (f. eks. sr_latch.vhdl).

Kompilering av VHDL kode

Koden kompileres med

vcom sr_latch.vhdl

Hvis det er feil i koden vil det komme en melding i kommando vinduet. Dobbeltklikker du på feilen vil du få opp en liste over kompileringsprosessen og alle feilene. Dobbeltklikker du så på linjen som angir en feil så vises den respektive linjen i editoren.

Merk at navnet til det kompilerte designet blir skrevet med små bokstaver, selv om du har brukt store bokstaver i ENTITY- eller ARCHITECTURE-navnet. Det kompilerte designet blir liggende i work-katalogen.

Simulering og debugging i Questa

Når koden kompilerer feilfritt kan den simuleres i Questa. Dette startes med:

vsim

Nå dukker det opp en rute der du skal velge hva som skal simuleres, utvid work og velg vhdl filen. Eventuellt kan du skrive vsim work.sr_latch i kommandovinduet

Questa bruker et standard X-basert vindusoppsett, og er derfor noen forskjellig fra de andre Mentor-programmene. Når du starter simulatoren åpnes det et vindu som vist i figur 1. Begynn med å åpne diverse vinduer:

  • View > Wave
  • View > Objects
  • View > Locals

Man kan også gi kommandoer i Questa-vinduet. F.eks.

Wave *

Dra de signalene du vil se på i wave vinduet fra object vinduet.

Signalverdier settes med kommandoen 'force' eller med

Force > Force (i "Signals" vinduet)

Dersom et av signalene skal være klokkesignal, kan dette gjøres enkelt med

Force > Clock (i "Signals" vinduet)

Eksempler

Signalflyt i en SR-lås

Simuler SR-låsen. Begynn med å påtrykke stimuli til alle signaler ved tid 0 (t0). Bruk STEP-knappen for å simulere på delta-tid-nivå. (Om en holder musepekeren over knappene i Questa, kommer det en forklarende tekst opp.) Når verdiene er stabile kjører du i f.eks. 100 ns før du endrer stimuli (skriv run 100 i et av vinduene). Tilsvarende kan du endre stimuli ved å skrive f.eks. force S 0 i hoved-vinduet. Legg merke til den røde pilen som peker på den linjen som blir utført.

Hvis du vil begynne på ny kan du velge

File > Restart -f
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY SR_latch IS
PORT (
S,R  : IN std_logic ;
Q,QB : INOUT std_logic );
END SR_latch;

-------------------------------------------------------------------------------

ARCHITECTURE behave OF SR_latch IS

BEGIN  --  behave
Q <= S nand QB;
QB <= R nand Q;
END behave;


Signaler og variable

Simuler VHDL-koden under. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje. Simulere med optimaliseringsopsjon "-voptargs=+acc" for å kunne se variablene i wave-vinduet:

vsim -voptargs=+acc sign_var

Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable. Hva er forskjellen som funksjon av tid/delta-tid?

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY sign_var IS
  PORT (clk  : IN std_logic);
END sign_var;

-------------------------------------------------------------------------------

ARCHITECTURE difference OF sign_var IS

signal SA: bit := '0';
signal SB: bit := '1';

begin  --  difference
p_test: process
  variable A: bit := '0';
  variable B: bit := '1';
  begin
    wait until rising_edge(clk);
    A := B;
    B := A;
    SA <= SB after 5 ns;
    SB <= SA after 5 ns;
  end process p_test;
end architecture difference;